輸出的容忍功用
如圖13. 22所示，在同一信號(hào)線(xiàn)上，①未運(yùn)用時(shí)電源VDD連接處于OFF狀態(tài)的IC的輸出的場(chǎng)所；②異電源電平的輸出信號(hào)接口到附有容忍功用的接納IC的場(chǎng)合，在普通的CMOS IC中，會(huì)有大的正向電流從輸出向VDD的寄生二極管流過(guò)，給IC②形成損傷。具有三態(tài)形式的總線(xiàn)接口IC也存在輸出寄生二極管，所以難免也會(huì)遭到損傷。
關(guān)于這種狀況，曾經(jīng)有附加了如圖13.23所示的特別的輸出電路、具有輸出容忍功用的IC產(chǎn)品。曾經(jīng)在74LCX、74VCX系列等CMOS規(guī)范邏輯中的低電壓型產(chǎn)品所采用，并在規(guī)格上保證了這種輸出容忍功用。
輸入、輸出都備有異電源接口功用的IC的呈現(xiàn)，關(guān)于增大電子設(shè)備的低電壓化設(shè)計(jì)的自在度具有很大奉獻(xiàn)。
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